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THE WEEK IN ELECTRONIC DESIGN 2026-W34

本周关注:Chiplet/先进封装

本期精选 1 个事件,聚焦Chiplet/先进封装。从发生了什么,到为什么值得关心。

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2026.08.17 — 08.231 条精选中文摘要 · 原文出处
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本期精选 1 个事件,聚焦Chiplet/先进封装。从发生了什么,到为什么值得关心。

合见工软UCIe芯粒互联IP集成于东方算芯3D算力芯片

合见工软与东方算芯联合宣布,东方算芯新一代3D算力芯片中集成了合见工软的UCIe芯粒互连IP,双方完成技术适配与联合验证。双方称攻克了UCIe在3D垂直堆叠场景下的信号完整性、链路初始化训练、缺陷容错与测试等工程难题,实现不同算力Die间高速数据交互。合见工软表示其UCIe IP针对3D堆叠完成物理层、链路层适配,并优化了PHY面积、BUMP排布与测试调试架构。

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为什么重要与出处

事实:合见工软与东方算芯联合发布消息,称东方算芯新一代3D算力芯片集成了合见工软UCIe芯粒互连IP,双方完成技术适配与联合验证。宣称:双方称攻克UCIe在3D垂直堆叠场景下的信号完整性、链路初始化训练、缺陷容错、测试等工程难题,并“有效实现了3D算力芯片的规模商用”;合见工软称其UCIe IP为“世界一流水平”并完成PHY面积、BUMP排布、测试调试架构优化。推断:该合作属于芯粒互联IP与3D堆叠芯片设计的协同,涉及设计接口与封装协同,对国产Chiplet/先进封装EDA与IP生态具有参考意义;但“规模商用”等表述来自厂商,尚无独立第三方验证。

# UCIe# 芯粒互联# 3D堆叠# 合见工软# 东方算芯

来源发布时间:2026-08-19(按原文日期)

技术重要性 7产业影响 7新颖度 6可信度 6普通读者可理解性 5中国相关度 10
编辑选题评分,满分 10 分;不是产品性能测试。
ONE THING TO KNOW

RTL 和验证在做什么?

RTL 描述数字电路如何在时钟驱动下传递、处理数据。验证则检查这个设计是否符合预期,包括正常情况和极端边界。芯片一旦制造出来很难修改,所以在投片前找到错误尤其重要。

01 / CONTEXT

把新闻放回历史。

沿编年史,理解技术从哪里来。 ↗

02 / THE FLOW

这项工具,在哪一站?

从设计、实现到制造准备与测试。 ↗

03 / THE ARCHIVE

回看每一周的变化。

视频与图文,留下可回看的记录。 ↗